作业帮verilog为什么会出现这些警告,//module pll2(clk,rst_b,sysclk);input clk;input rst_b;output sysclk;reg sysclk;reg [2:0] time_cnt;reg [2:0] time_cnt_n;reg inputs_reg1;reg inputs_reg2;always @ (posedge clk) //对输入信号寄存两拍begininpu
来源：学生作业帮助网 编辑：作业帮 时间：2024/05/09 13:50:58
![verilog为什么会出现这些警告,//module pll2(clk,rst_b,sysclk);input clk;input rst_b;output sysclk;reg sysclk;reg [2:0] time_cnt;reg [2:0] time_cnt_n;reg inputs_reg1;reg inputs_reg2;always @ (posedge clk) //对输入信号寄存两拍begininpu](/uploads/image/z/12888737-17-7.jpg?t=verilog%E4%B8%BA%E4%BB%80%E4%B9%88%E4%BC%9A%E5%87%BA%E7%8E%B0%E8%BF%99%E4%BA%9B%E8%AD%A6%E5%91%8A%2C%2F%2Fmodule+pll2%28clk%2Crst_b%2Csysclk%29%3Binput+clk%3Binput+rst_b%3Boutput+sysclk%3Breg+sysclk%3Breg+%5B2%3A0%5D+time_cnt%3Breg+%5B2%3A0%5D+time_cnt_n%3Breg+inputs_reg1%3Breg+inputs_reg2%3Balways+%40+%28posedge+clk%29+%2F%2F%E5%AF%B9%E8%BE%93%E5%85%A5%E4%BF%A1%E5%8F%B7%E5%AF%84%E5%AD%98%E4%B8%A4%E6%8B%8Dbegininpu)
verilog为什么会出现这些警告,//module pll2(clk,rst_b,sysclk);input clk;input rst_b;output sysclk;reg sysclk;reg [2:0] time_cnt;reg [2:0] time_cnt_n;reg inputs_reg1;reg inputs_reg2;always @ (posedge clk) //对输入信号寄存两拍begininpu
verilog为什么会出现这些警告,
//
module pll2(
clk,
rst_b,
sysclk
);
input clk;
input rst_b;
output sysclk;
reg sysclk;
reg [2:0] time_cnt;
reg [2:0] time_cnt_n;
reg inputs_reg1;
reg inputs_reg2;
always @ (posedge clk) //对输入信号寄存两拍
begin
inputs_reg1
verilog为什么会出现这些警告,//module pll2(clk,rst_b,sysclk);input clk;input rst_b;output sysclk;reg sysclk;reg [2:0] time_cnt;reg [2:0] time_cnt_n;reg inputs_reg1;reg inputs_reg2;always @ (posedge clk) //对输入信号寄存两拍begininpu
警告不是有编号嘛,网上查一下,quartus用的人多,大部分都有分析的.
第一段sysclk接地了（在代码中恒为0）,自己看一下代码.
第二段的警告是clk和rst_b没有驱动,应该是管脚没有定义.
第三段同样是管脚（sysclk）管脚没定义,共有3个管脚没定义.
第四段是提醒没有使用的管脚置为零（接地）.
你这段代码的问题应该在
always @ (posedge clk) //对输入信号寄存两拍
begin
inputs_reg1